2003年5月20日 火曜日の日記

iverilogことIcarus Verilogが結構ちゃんと使えるようなので、CPLD/FPGAのHDL開発でverilogを試してみる。XilinxのProject Navigatorに簡単なverilog記述を入力し、Synthesizeさせてみると無事に終了。シミュレーションを起動させるとエラーになるが、これはVHDL用のModelsimしかインストールしていないせいだろう。実習Verilog-HDL論理回路設計を参考にiverilogとvppでシミュレーションを行ってみると、これもちゃんと動く。 シミュレーション結果は$writeで出力もできるし、gtkWaveでグラフィック表示も可能。iverilogはGUIなしのコマンドラインからの操作なので、emacs+Makefileとの相性が良い。M-x compile 後 M-x next-error で、エラーが発生した行に跳べる。これがverilog導入の最大の目的。verilog-mode.elも導入。VHDLよりVerilogの方が記述が相当短くて済むだろうと期待したが、論理合成用に書くとそれほどでもなかった。Verilogだといろんな機能を持ったテストベンチを楽に書けるのがうれしい。実は昔 仕事でverilogを使っていた。VHDLはCPLDと同時に使い始めた。理由は後閑さんのページでVHDLが使われていたことと、良いVHDLの本があったから。今後はVerilogかなぁ。embeded Unix Vol.3購入。

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