2004年2月25日水曜日
Category - old data
FPGAの件は解決。問題は書き込み側のCPLDが速すぎること。100MHz超で動作しようとするCPLDの出力を何も考えずに拡張基板までひっぱりまわしたためリンギングでまくり、電源もノイズだらけになってしまったようだ。CPLDの出力に100Ωのダンパー抵抗をいれてきれいに動くようになった。
▲iverilogのシミュレーション結果がおかしい。functionの結果がうまく伝播していない。iverlog + functionで検索するとiverilogはassign文中のfunctionをサポートしていないことがわかる。function定義しているデコーダを手で展開してちゃんと動いた。google無しでは生きて行く自信がなくなってきた。
(汗;;)
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