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うだうだ日記 2004年 2月25日

2004年2月25日 水曜日

FPGAの件は解決。 問題は書き込み側のCPLDが速すぎること。 100MHz超で動作しようとするCPLDの出力を 何も考えずに拡張基板までひっぱりまわしたため リンギングでまくり、電源もノイズだらけになって しまったようだ。CPLDの出力に100Ωのダンパー抵抗をいれて きれいに動くようになった。 ▲ iverilogのシミュレーション結果がおかしい。 functionの結果がうまく伝播していない。 iverlog + functionで検索すると iverilogはassign文中のfunctionをサポートしていない ことがわかる。 function定義しているデコーダを手で展開してちゃんと動いた。 google無しでは生きて行く自信がなくなってきた。 (汗;;)